Taller de Laboratorio Final – Segundo Corte

Arquitectura de Hardware

Administración de Memoria ROM y RAM en Proteus

Estimados estudiantes:

Para la entrega de la actividad correspondiente al Taller Final de Laboratorio del Segundo Corte: Administración de Memorias ROM y RAM en Proteus, deberán desarrollar el proyecto siguiendo las orientaciones socializadas en clase y los documentos adjuntos a esta tarea.

El objetivo principal consiste en diseñar, implementar y simular un sistema funcional de administración de memoria ROM y RAM en Proteus, aplicando conceptos de direccionamiento, buses de datos, decodificación de memoria, selección de dispositivos y organización del mapa de memoria.

Archivos que deben entregar

Cada grupo deberá subir a esta tarea un único archivo comprimido en formato .zip, .rar o .7z, que contenga como mínimo los siguientes elementos:

• Informe completo del laboratorio.
• Archivos del proyecto desarrollados en Proteus.
• Archivos de configuración de memoria ROM (.bin o .hex).
• Archivos de configuración de memoria RAM (si aplica).
• Documento Word con el enlace del video publicado en YouTube.
• Archivo PDF correspondiente al informe final.
• Evidencias complementarias que consideren pertinentes.

Estructura obligatoria del informe

El informe deberá elaborarse utilizando el formato institucional adjunto y contener los siguientes apartados:

1. Portada
2. Resumen
3. Palabras clave
4. Introducción
5. Objetivos
   • 5.1 Objetivo General
   • 5.2 Objetivos Específicos
6. Marco Teórico o Conceptual
7. Materiales y Herramientas Utilizadas
8. Metodología o Desarrollo de la Práctica
9. Resultados y Análisis
10. Dificultades Encontradas
11. Conclusiones
12. Referencias Bibliográficas
13. Anexos (Opcional)

Desarrollo de la actividad

Tomando como referencia el circuito base suministrado en el taller y los documentos compartidos durante las clases, deberán desarrollar un sistema funcional que incluya como mínimo:

• Bus de direcciones A19...A0.
• Bus de datos D15...D0.
• Decodificación mediante las líneas A19, A18 y A17.
• Integración de memorias ROM y RAM.
• Uso de señales Chip Select (CS).
• Construcción del mapa de memoria correspondiente.
• Simulación y validación del funcionamiento del sistema.

Además, deberán:

• Elaborar el mapa de memoria indicando direcciones iniciales y finales.
• Identificar las direcciones en binario y hexadecimal.
• Justificar el funcionamiento del decodificador utilizado.
• Demostrar el proceso de lectura y escritura de datos cuando corresponda.

Video explicativo (Obligatorio)

Cada grupo deberá realizar un video explicativo donde se evidencie claramente:

• El trabajo realizado.
• El diseño implementado en Proteus.
• El funcionamiento de las memorias ROM y RAM.
• La explicación del mapa de memoria.
• El proceso de direccionamiento y selección de dispositivos.
• Las pruebas de simulación realizadas.

Requisitos del video

• Debe estar publicado en YouTube.
• Todos los integrantes del grupo deben participar activamente en la explicación.
• Debe evidenciarse el aporte de cada integrante.
• El enlace deberá incluirse:
  • En un documento Word.
  • En la segunda página del informe.
• Posteriormente el documento deberá convertirse a PDF e incluirse dentro de la carpeta comprimida que será subida al AVAS.

Puntos adicionales

Se otorgarán puntos adicionales a los grupos que implementen funcionalidades avanzadas relacionadas con:

• Manejo completo del bus de datos.
• Lectura y escritura de información en las memorias.
• Direccionamiento dinámico de memoria.
• Integración de componentes adicionales.
• Automatización de pruebas.
• Interfaces de monitoreo.
• Microcontroladores o procesadores.
• Visualización mediante displays o indicadores.
• Generación automática de direcciones.
• Simulación avanzada de transferencia de datos.

Creatividad (Muy Importante)

Se valorará especialmente la creatividad y la integración de elementos adicionales que mejoren el funcionamiento del proyecto y demuestren apropiación de los conceptos vistos en clase.

Entre las posibles mejoras se encuentran:

• Displays de visualización.
• Contadores.
• Indicadores LED inteligentes.
• Interfaces gráficas.
• Monitores virtuales.
• Sistemas de protección.
• Memorias adicionales.
• Automatización del direccionamiento.
• Simulación avanzada de lectura y escritura.
• Integración con microcontroladores o microprocesadores.

Recomendaciones importantes

• Organizar adecuadamente el cableado del circuito.
• Utilizar etiquetas claras para buses y señales.
• Verificar las conexiones antes de la simulación.
• Documentar adecuadamente cada etapa del desarrollo.
• Incluir capturas de pantalla y evidencias de funcionamiento.
• Comprimir todos los archivos en un único archivo de entrega.
• Verificar que el archivo final no supere los 20 MB.

Importante

El nombre del archivo de entrega no debe contener caracteres especiales, tildes ni espacios inadecuados para evitar inconvenientes durante la carga y evaluación del trabajo.

Fecha límite de entrega

Miércoles 24 de junio de 2026
11:59 p.m. (23:59 horas)

No se recibirán entregas por fuera de la plataforma ni después de la fecha y hora establecidas.

Documentos de apoyo

• Taller Final de Laboratorio 2do Corte – Arquitectura de Hardware.
• Formato presentación documentos – Ingeniería de Sistemas Universidad del Pacífico.

Nota importante

Los trabajos que no cumplan con los requisitos, estructura, archivos solicitados y participación de todos los integrantes en el video explicativo no serán tenidos en cuenta para evaluación.

Se recomienda revisar cuidadosamente la rúbrica de evaluación y las instrucciones antes de realizar la entrega definitiva.

¡Éxitos en el desarrollo del proyecto!